Функционирование микросхемы осуществляется на основании следующего кода:
CLK –подключение системного генератора
AEN – строб управления выдачи командных сигналов контроллера (используется
в случаях обращения к резидентной шине в/в.)
СEN – сигнал управления при каскадировании ВГ88
IOB - признак обращения к системной шине («0» -системная шина, «1» -
резидентная шина)
MRDC – системный сигнал чтения из памяти
MWTC – системный сигнал записи в память
AMWC – опережающий строб при обращении к памяти
IORC – системный сигнал ввода
IOWC – системный сигнал вывода
AIOWC – опережающий строб
INTA – системный сигнал подтверждения прерывания
DEN - строб сопровождения данных для фиксации в регистры-защелки
ALE – строб сопровождения адреса в регистр-защелку
OT/R – сигнал определяющий направление передачи информации («0» -запись в
память; «1»- считывание)
STB – сигнал стробирования адреса
PDEN – используется при каскадировании контроллеров системной шины в
микропроцессорные вычислительные системы.
Функциональная схема включения.
Данная функциональная схема используется при работе микропрцессора в
максимальном режиме при организациях многопроцессорных систем.
При обращенях к памяти и внешним устройствам очень сильно
отличается по быстродействию. Поскольку многопроцессорные системы
организовываются для решения сложных задач, требующих большого
быстродействия, то нужно выполнять разделение обращения к внешним
устройствам и памяти.
К1810ВБ89
S0-S2 – входы для подключения к МП ВМ86,
состояние этих входов определяет режим работы
арбитра шин. Зафиксировав эти сигналы арбитр
шин начинает выполнение действий по захвату,
освобождению или удержанию системной или
резидентной шины.
CLK – вход для подключения системного
генератора.
LOCK – вход запрета освобождения системной
шины: «1» - арбитру запрещается освобождать
системную шину, не зависимо от его
приоритета.
CRQLCR - выход запрета освобождения
системной шины если поступил запрос по входу
CBRQ.
ANYRQST – вход разрешения освобождения системной шины.
RESB – выбор режима работы системной либо резидентной шины («1» - системная
шина; «0» - резидентная шина)
IOB – выбор режима работы при вводе / выводе информации через системную
либо резидентную шину («1» - системная шина; «0» - резидентная шина)
AEN – сигнал разрешения доступа к системной шине.
BCLK – сигнал синхронизации системной шины.
BREQ – сигнал запроса системной шины.
BPRN – вход разрешения приоритетного доступа к системной шине
BPRQ – выход приоритетного доступа к системной шине.
BUSY – сигнал занятости шины.
CBRQ – вх/вых общего запроса шин.
Арбитр шин в многопроцессорной системе может обслуживать 1-2
центральных микропроцессоров. При организации многопроцессорных систем
нужно разрабатывать схему приоритетного арбитража. При организации схем
приоритетного выбора арбитража используется 3 метода: параллельный;
последовательный и циклический арбитраж.
Схема включения арбитража шин при последовательном методе:
При последовательном разрешении приоритетов веса арбитров задаются
подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный
приоритет будет иметь 1-й АШ, а минимальный – 3-й.
Схема параллельного разрешения приоритетов предполагает
использование дополнительного приоритетного контроллера .
В простейшем случае при аппаратном задании весов приоритетов,
приоритетный контроллер представляет собой схему, выполненную на логических
элементах. Более сложные приоритеты устанавливаются программным путем.
В этом случае приоритетный контроллер имеет связь с шиной данных. В состав
приоритетного контроллера входят схемы циклического перераспределения
приоритетов .
Арбитр шин может обслуживать 2 микропроцессора:
RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого
в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес
всей конкретной схемы. Их в многопроцессорной схеме может быть много.
Для подключения к системной или резидентной шине используется
контроллер системной шины К1810ВГ88.
Интерфейсы микропроцессорных систем.
Интерфейсы предназначены для организации взаимодействия между
микросхемами организующими функциональные модули при построении
вычислительной системы. Для организации взаимодействия между вычислительной
машиной при организации вычислительных комплексов. Интерфейсы
регламентируют правило взаимодействия между всеми функциональными модулями
микропроцессорной системы, устанавливают взаимодействие и определяют
протоколы и порядок обмена информацией.
Конфигурации интерфейсов разработаны исходя из следующих требований:
1) получение нужного быстродействия и организации стандартного обмена
информацией между блоками вычислительной системы независимо от их
быстродействия;
2) простота наращивания структуры многопроцессорного комплекса и
возможность доступа для диагностики;
3) широкая область применения.
Электрические соединения между выводами микросхем выполняются
электрическими связями или линиями. Эти линии сгруппированы по
определенному функциональному назначению образуют шину адреса, шину
данных и шину управления. Совокупность шин образует магистраль. В
зависимости от функционального назначения интерфейсы классифицируются по
следующим принципам:
- по способу создания функциональных модулей;
- по способу передачи данных – параллельный, последовательный и
последовательно-параллельный ;
- по режиму передачи данных –односторонние, 2-х сторонние,
одновременная или поочередная передача.
- по принципу обмена информацией – синхронный и асинхронный.
Интерфейсы в системе MULTIBUS.
Предназначены для организации микропроцессорных модулей. На базе МП
К1810 разработаны 2 разновидности интерфейсов – I и II
Интерфейс в системе MULTIBUS состоит из 5-ти магистралей:
- параллельная системная;
- параллельная локальная магистраль LBX;
- многоканальная магистраль в/в MSW;
- локальная в/в SBX;
- управляющая последовательная магистраль – BITBVS;
- Последовательная системная магистраль – SSB;
Параллельная локальная магистраль.
LBX предназначена для подключения к вычислительной системе
дополнительных блоков или модулей памяти. С ее помощью можно подключить от
2-х до 5-ти модулей памяти.
Функциональные возможности: может позволить организовать по ней обмен
информацией в режиме прямого доступа к памяти. Линии этого интерфейса
стандартизованы, образуют 60-ти проводниковый жгут и имеют следущее
функциональное назначение:
AB0-AB23 – линия шины адреса;
DB0-DB15 – линия шины данных;
TRAP – разряд проверки четности;
BHEN – разрешение на передачу старшего байта.
ASTB – строб сопровождения информации об адресе;
DSTB – строб сообщения данных;
R/W - сигнал записи / чтения;
XACK- подтверждение передачи в устройство;
LOCK – блокировка магистрали;
SHRA – запрос на переход в режим прямого доступа к памяти;
SMACK- ответ на переход в режим прямого доступа к памяти.
CN0 - линия заземления.
Магистраль работает в режиме чтения/ записи данных. Информация об
адресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приема
сопровождается сигналом XACK, обмен информацией происходит в параллельном
коде.
Магистраль многоканального в/в MSN.
Предназначена для освобождения системной магистрали от операции в/в при
обращении к внешним устройствам. С помощью этой магистрали можно подключить
до 16-ти внешних устройств передающих 8 либо 16 разрядные данные со
скоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров.
Выполняется в виде стандартного 60-контактного жгута, линии которого имеют
следующее функциональное назначение:
AD0-AD15 – мультиплексированная шина адреса/ данных;
GND- линия заземления;
PB,*PB – дифференциальные сигналы дополнения данных до четности.
R/W,*R/W – дифференциальные сигналы чтения /записи.
A/D,*A/D –Дифференциальные сигналы управления адресом/данными;
DRDY,*DRDY – дифференциальные сигналы готовности информации на шине
А/D;
AACC – признак приема адреса исполнителем;
DACC – ответ исполнителя при приеме данных;
STQ – завершение процедур обмена;
SRQ – запрос состояния устройства для передачи информации;
RESET – сброс;
SA – готовность передатчика информации.
Магистраль локального в/в SBX.
Предназначена для подключения к одноплатным вычислительным машинам
дополнительные платы сопроцессора. Подключается плата с расширенной 2-й
системой, арифметикой, графикой. Магистраль имеет 60-ти проводную
структуру, линии которой имеют следующее назначение:
MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении
сопроцессора;
MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора;
MD0-MDF – 16 линий данных;
IORD – сигнал сопровождения адреса при выдаче информации из
IOWRT – сигнал сопровождения адреса при выдаче информации в
Страницы: 1, 2, 3, 4
