(5)
Рис. 4
Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.
Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (5):
(7)
(8)
Схемы, полученные по уравнениям (6)-(8), приведены на рис. 5.
Полусумматор (рис. 6) имеет два входа a и b для двух слагаемых и два выхода: S -- сумма, P -- перенос. Обозначением полусумматора служат буквы HS (half sum -- полусумма). Работу его отражает таблица истинности 2 (табл. 3), а соответствующие уравнения имеют вид:
(9)
Рис. 6
Из уравнений (9) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. б).
Полный одноразрядный двоичный сумматор
Он (рис. 7) имеет три входа: a, b -- для двух слагаемых и p -- для переноса из предыдущего (более младшего) разряда и два выхода: S -- сумма, P -- перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 4).
Рис. 7
Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:
Уравнение для переноса может быть минимизировано:
При практическом проектировании сумматора уравнения (10) и (11) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.
Например, преобразуем уравнения (10) следующим образом:
(12)
Из выражений (12) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 8.
Из выражения (12) для S также следует: S = a ? b ? p. (13)
Примечание. Так как операция Е в выражении (13) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.
К настоящему времени разработано большое число схем сумматоров. Доказано (нашим отечественным ученым Вайнштейном), что при использовании только одного инвертора нельзя реализовать полный двоичный сумматор со сложностью Pкв < 16, а при двух инверторах -- Pкв < 14, где Pкв -- вес по Квайну, используемый как оценка сложности любых комбинационных схем. Pкв -- это общее число всех входов всех логических элементов схемы без учёта инверторов.
Мультиплексоры обозначают сочетанием MUX (от англ. multiplexor), а также MS (от англ. multiplexor selector). Схематически мультиплексор можно изобразить в виде коммутатора, обеспечивающего подключение одного из нескольких входов (их называют информационными) к одному выходу устройства. Кроме информационных входов в мультиплексоре имеются адресные входы и, как правило, разрешающие (стробирующие). Сигналы на адресных входах определяют, какой конкретно информационный канал подключен к выходу. Если между числом информационных входов и числом адресных входов действует соотношение , то такой мультиплексор называют полным. Если , то мультиплексор называют неполным. Разрешающие входы используют для расширения функциональных возможностей мультиплексора. Они используются для наращивания разрядности мультиплексора, синхронизации его работы с работой других узлов. Сигналы на разрешающих входах могут разрешать, а могут и запрещать подключение определенного входа к выходу, то есть могут блокировать действие всего устройства. Мультиплексоры являются универсальными логическими устройствами, на основе которых создают различные комбинационные и последовательностные схемы. Мультиплексоры могут использоваться в делителях частоты, триггерных устройствах, сдвигающих устройствах и др. Мультиплексоры часто используют для преобразования параллельного двоичного кода в последовательный. Для такого преобразования достаточно подать на информационные входы мультиплексора параллельный двоичный код, а сигналы на адресные входы подавать в такой последовательности, чтобы к выходу поочередно подключались входы, начиная с первого и заканчивая последним.
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11