Если вернуться к числу 583, то в коде 8421 оно будет представлено следующим образом:
583=102(8-0+41+2-0+1-1)+10'(8-1+4-0+20+1-0)+10°(8-0+4-0+21 + 11). (4)
Соответственно тетрадно-десятичная запись имеет вид
0101 1000 0011
Помимо двоично-десятичного кода при построении цифровых измерительных приборов применяются коды и с другими весовыми коэффициентами (тетрадно-десятичные коды), например: 4 2 2 1 и др. Эти коды неоднозначные (т.е. числа можно получить разными комбинациями), но требуют меньше символов, что иногда важно. Для устранения неоднозначности принимают специальные меры.
В широко используемых в цифровой измерительной технике десятичных (декадных) счетчиках цифры разрядов десятичного числа представляются в четырехразрядной двоичной форме, т.е. используется двоично-десятичная система исчисления. При этом для каждого разряда десятичного числа используется четыре триггера и, если число десятичных разрядов к, то для регистрации чисел в десятичном счетчике необходимо задействовать 4к триггеров. Максимальное число записанных импульсов в счетчике в этом случае составляет N = 10k- 1. Десятичные счетчики широко применяют в случаях, когда число поступающих импульсов необходимо представить в привычной для человека десятичной системе счисления.
Шифратор (называемый часто кодером) -- устройство, преобразующее десятичные числа в двоичную систему счисления. Пусть в шифраторе имеется т входов, последовательно пронумерованных десятичными числами (0, 1, 2, 3,..., т - 1), и п выходов. Поступление сигнала на один из входов вызывает появление на выходах n-разрядного двоичного числа, соответствующего номеру возбужденного входа.
Из теории передачи информации известно, что построить шифраторы с большим числом входов т технически трудно, поэтому они используются для преобразования в двоичную систему счисления небольших десятичных чисел. Для преобразования больших десятичных чисел используются специальные методы.
Шифраторы часто снабжаются клавиатурой, каждая клавиша которой связана с определенным входом шифратора, и на его выходе воспроизводится двоичное число, соответствующее написанному на клавише символу.
На рис.2 показано условное изображение шифратора, преобразующего первые десять цифр десятичного счисления 0, 1, 2,..., 9 в двоичное представление. Символ CD в обозначении образован из букв, входящих в английское слово CODER, Слева на схеме показано десять входов, обозначенных соответствующими десятичными числами. Справа представлены выходы шифратора: цифрами 1, 2, 4, 8 обозначены весовые коэффициенты двоичных разрядов, соответствующих отдельным выходам.
Рис.2. Условное изображение шифратора
Дешифратор (называемый также декодером) предназначен для обратного преобразования двоичных чисел в сравнительно небольшие по значению десятичные числа. Входы дешифратора служат для подачи двоичных чисел, выходы последовательно нумеруются десятичными числами. Дешифраторы широко используются в цифровой измерительной технике. В частности, их применяют в устройствах, печатающих на бумаге выводимые из цифровой схемы текст или числа. В таких устройствах двоичное число, поступая на соответствующий вход дешифратора, вызывает появление сигнала на его определенном выходе.
На рис. 3. в качестве примера приведено условное изображение одной из простейших структурных схем дешифратора. Символ DC образован из букв английского слова DECODER.
Слева от схемы представлены входы шифратора: цифрами 1, 2, 4, 8 обозначены весовые коэффициенты дешифратора двоичных разрядов. Справа показаны десять выходов, пронумерованных десятичными числами, соответствующими отдельным комбинациям входного двоичного числа. На каждом выходе дешифратора при строго определенной комбинации входного двоичного кода вырабатывается логическая 1.
Рис.3. Условное изображение дешифратора
Сумматоры.
Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.
Сумматор -- логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.
Сумматоры классифицируют по различным признакам.
В зависимости от системы счисления различают:
· двоичные;
· двоично-десятичные (в общем случае двоично-кодированные);
· десятичные;
· прочие (например, амплитудные).
По количеству одновременно обрабатываемых разрядов складываемых чисел:
· одноразрядные,
· многоразрядные.
По числу входов и выходов одноразрядных двоичных сумматоров:
· четвертьсумматоры (элементы “сумма по модулю 2”; элементы “исключающее ИЛИ”), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
· полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом -- перенос в следующий (более старший разряд);
· полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом -- перенос в следующий (более старший разряд).
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:
· последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
· параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.
Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени -- основная задача при построении параллельных сумматоров.
Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.
По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:
· с последовательным переносом;
· с параллельным переносом;
· с групповой структурой;
· со специальной организацией цепей переноса.
Среди сумматоров со специальной организацией цепей переноса можно указать:
· сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней;
· сумматоры с двухпроводной передачей сигналов переноса;
· сумматоры с условным переносом (вариант сумматора с групповой структурой, позволяющий уменьшить время суммирования в 2 раза при увеличении оборудования в 1,5 раза);
· асинхронные сумматоры, вырабатывающие признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.
Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.
По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров:
· комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);
· сумматор с сохранением результата “S = A плюс B”;
· накапливающий, выполняющий микрооперацию “S = S плюс B”.
Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор - регистр хранения” (сейчас наиболее употребляемая схема).
Важнейшими параметрами сумматоров являются:
· разрядность;
· статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;
· динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:
· от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;
· от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;
· от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;
· от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.
Четвертьсумматор
Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 4) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 2), а соответствующее уравнение имеет вид
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11
