Триггеры с управлением записью вида

Такие триггеры работают по следующему алгоритму: принимают информацию схемой управления по уровню сигнала аналогично триггерам вида L с одновременным ее запоминанием, а на выходах фиксируют по фронту информационного или тактирующего сигнала. Поскольку триггеры принимают информацию по уровню, а фиксируют по фронту, то смена информации на его входах отразится и на его выходах, но после окончания переключающего фронта.

Находят применение и триггеры, в которых нарушается приведенный алгоритм работы при некоторых комбинациях входных сигналов. В таких триггерах при смене информации в ходе записи она может зафиксироваться на входах еще до поступления фронта , что должно учитываться при конкретном применении триггера. Такие триггеры будем называть триггерами с неполной блокировкой выходов и обозначать индексом .

Триггеры с управлением записью вида применяются при проектировании счетчиков, сдвигающих регистров и относятся к разряду наиболее широко распространенных устройств, выпускаемых промышленностью в интегральном исполнении.

В схемотехническом плане рассматриваемые триггеры выполняются по способу Master-Slave (сокращенно M-S). В соответствии с этим способом триггеры реализуются на двух тактируемых триггерах -- основном М и вспомогательном S по схеме, показанной на рис. 3, где в качестве основных всегда используются триггеры требуемого функционального типа, а в качестве вспомогательных -- триггеры CLRS- или CLD-типа.

В практике проектирования триггерных устройств встречается большое многообразие схемотехнических вариантов их построения, которые отличаются лишь организацией узла блокировки. Очевидно, что такое многообразие триггеров, выполненных одним и тем же способом, требует введения дополнительной классификации, присваивающей определенное название триггеру. Названия триггерам даются по схемному решению узла блокировки. Например, если узел блокировки выполняется на одном инверторе, то триггер будет называться M-S-триггером с блокирующим инвертором.

Кроме M-S-триггеров с блокирующим инвертором широко применяются следующие разновидности триггеров:

· M-S-триггеры с двумя блокирующими инверторами;

· M-S-триггеры с внутренними запрещающими связями;

· M-S-триггеры с разнополярным тактированием;

· M-S-триггеры с коммутирующими транзисторами.

Возможны и другие схемотехнические решения узла блокировки. Однако все они имеют одну и ту же цель -- разрешить передачу информации из триггера М в триггер S во время отсутствия ТИ и запретить, то есть блокировать передачу состояния триггера М в триггер S при действии ТИ. При этом для надежной работы устройства необходимо, чтобы процесс записи и блокировки передачи информации между триггерами происходил в последовательности, показанной на рис. 3, в:

1. в момент t1 осуществляется запрет (блокировка) на передачу информации из триггера M в триггер S;

2. в момент t2 разрешается запись информации в триггер M;

3. в момент t3 осуществляется запрет на прием информации в триггер M;

4. в момент t4 разрешается передача состояния из триггера М в триггер S.

Другими словами, для надежности работы триггера необходимо опережающее действие блокировки над процессом записи информации. Каждый из перечисленных выше M-S-триггеров, построенных тем или иным схемотехническим приемом, имеет определенные преимущества перед другими, а такие триггеры как , , , типов являются основными триггерами цифровых систем.

M-S-триггеры с блокирующим инвертором

Особенность построения таких устройств заключается в том, что в тактовую цепь между основным и вспомогательным триггерами включается инвертор, обеспечивающий блокировку передачи состояния триггера M в триггер S во время действия ТИ. Принцип работы рассмотрим на примере триггера, выполненного на элементах И-ИЛИ-НЕ (рис. 4).

В исходном положении (ТИ=0) основной и вспомогательный триггеры находятся в одинаковом состоянии, поскольку на выходе элемента В5 действует уровень 1, разрешающий передачу информации из триггера М в S. Допустим, что начальное состояние триггера соответствует 0 (Q=0), а на его входы поданы сигналы S=1 и R=0. При поступлении тактирующего сигнала (С=1) основной триггер по входу S установится в состояние 1 (Q`=1), а вспомогательный за счет действия уровня 0 на выходе инвертора В5 останется в начальном состоянии 0 (Q=0). После окончания ТИ (С=0) на выходе инвертора В5 сформируется уровень 1 и вспомогательный триггер примет состояние основного.

С учетом задержки инвертора информация на выходах и сформируется через интервал времени после окончания ТИ, то есть фt -- это задержка формирования информации на выходах триггера и . Чтобы установить триггер в 0 (Q=0), на его входы необходимо подать комбинацию сигналов S=0 и R=1. Одновременная подача сигналов S=R=1 во время действия ТИ для триггера (рис. 4) недопустима, поскольку триггер устанавливается в неопределенное состояние после окончания ТИ. Для такого составного триггерного устройства (СТУ), как и для простых тактируемых триггеров, необходимо учитывать, что смена информации на входах будет фиксироваться триггером М и, следовательно, после окончания ТИ отразится и на выходах вспомогательного триггера (на рис. 4,в в момент t0 на вход S поступил сигнал помехи и в момент t1 эта помеха зафиксировалась на выходе триггера).

В схеме триггера на рис. 4,а возможны состязания, что является одним из недостатков такой организации блокировки. В данном случае элемент В5 состязается с элементами И-ИЛИ-НЕ основного триггера.

Наличие состязаний является следствием невыполнения пункта 1) -- условий надежной работы М-S триггера («в момент t1 осуществляется запрет (блокировка) на передачу информации из триггера М в триггер S»). Следовательно, чтобы убедиться в функциональной надежности триггера, надо выяснить при каких условиях состязания становятся опасными. Поскольку переключение триггера М из состояния 0 (Q=0) в 1(Q=1) и наоборот всегда осуществляется через переходное состояние ==0, то схема триггера (рис. 4, а) будет функционально надежна, если выполняется условие

,

где -- средняя минимальная задержка переключения элементов И-ИЛИ-НЕ триггера М. Иначе говоря, уровень 0 на выходе блокирующего инвертора должен сформироваться раньше, чем триггер М переключиться в инверсное состояние. В противном случае во время действия ТИ может произойти смена состояния во вспомогательном триггере S, что недопустимо, так как устройство должно работать в режиме триггера. Пользуясь понятием относительной длины состязающих цепей ?, можно записать, что RS-триггер будет функционально надежен, если .

При наличии в составе ИМС группы элементов, отличающихся различным быстродействием, для которых известны значения величин фmax и фmin, выполнение данного условия не представляет каких-либо трудностей. Но если значения задержек элементов неизвестны, схему триггера на рис. 4, а желательно не применять.

Важной особенностью триггеров, выполненных по способу М-S, является то, что они могут быть легко преобразованы в другие типы триггеров, в частности , типов.

Преобразование триггера в счетный триггер (его обозначение показано на рис. 4,г) осуществляется коммутацией выходов и триггера к его входам R и S соответственно (на рис. 4,а эта коммутация показана штриховыми линиями).

Для получения триггера достаточно к T-триггеру, полученному на основе триггера, добавить два информационных входа J и K, как это показано на рис. 4, а штриховыми линиями. Если в этом триггере объединить входы J и K и на этот объединенный вход подать сигнал с уровнем 1, то он будет работать в режиме счетного триггера.

Общим недостатком триггеров, построенных по способу M-S с блокирующим инвертором, следует считать наличие явлений состязаний.

К достоинствам таких триггеров можно отнести небольшое число элементов (при выполнении триггеров на элементах И-ИЛИ-НЕ) и, как следствие этого, достаточно высокое быстродействие и малое число переключаемых за период элементов.

М-S-триггеры с запрещающими связями

Блокировка передачи состояния из триггера М в триггер S во время действия ТИ в данных триггерах осуществляется за счет дополнительных блокирующих связей с выходов вентилей триггера М. Принцип работы таких устройств рассмотрим на примере триггера, схема которого приведена на рис. 5.

В отсутствие ТИ (С=0) на выходах вентилей В1 и В2 уровни 1 и, следовательно, разрешается передача состояния из триггера М в S. При поступлении ТИ (С=1) на выходах вентилей В1 (при S=1 и R=0) или В2 (при S=0 и R=1) формируется уровень 0, запрещающий передачу состояния М в S и устанавливающий триггер М в состояние 1 (Q`=0) или 0 (Q`=0).

По окончании ТИ (С=0), наоборот, сначала запрещается прием кода в триггер М (так как ТИ=0) и только затем, то есть после формирования уровня 1 на выходах вентилей В1 и В2, разрешается передача состояния триггера М в триггер S. Таким образом выполняются условия надежной работы и тем самым гарантируется функциональная надежность устройства. Однако оно имеет одну важную особенность, которую необходимо учитывать в процессе его применения, заключающуюся в том, что если во время действия ТИ информация на одном из входов с единичного управляющего уровня сменяется на нулевой, то на выходах вентилей В2 и В1 сформируется разрешающий сигнал и информация из триггера М перепишется в триггер S. Другими словами, смена информации на входах триггера приводит к нарушению алгоритма работы, так как информация на выходах триггера появляется не после окончания ТИ, а во время его действия, то есть не осуществляется блокировка выходов во время действия ТИ. Рассмотренная схема является схемой триггера с неполной блокировкой выходов, то есть является триггером -типа. Организация триггеров и типов, построенных на базе триггера, показана на рис. 5 штриховыми линиями.

Важной особенностью этой схемы является то, что в режиме Т-триггера она формирует сигналы «Перенос» и «Заем» (рис. 5, б).

Другой особенностью М-S-триггера является то, что он может работать в качестве асинхронных триггеров и типов. Это достигается подачей на тактовый вход С уровня 1.

М-S-триггеры с разнополярным тактованиием

Особенностью построения триггеров является то, что основной и вспомогательный триггеры тактируются взаимно инверсными сигналами. Этим обеспечивается надежная блокировка передачи информации в триггер S в момент ее записи в основной, чем и гарантируется высокая функциональная надежность.

Триггер, выполненный по данной схеме, представлен на рис. 6.

Здесь основной и вспомогательный триггеры реализованы на элементах И-ИЛИ-НЕ, причем основной является -триггером, а вспомогательный триггером. В отсутствие ТИ (С=0) закрыты вентили И1, И2 элемента В3 или В4 и состояние триггера М постоянно переписывается в триггер S. Так, если триггер М находится в состоянии `=0, `=1, то будут закрыты вентили И1 и И2 элемента В4, то есть на его выходе уровень 1 и, следовательно, триггер S в этом случае находится в состоянии =0, =1. При поступлении ТИ (С=1) откроется вентиль И1 элемента В3, то есть триггер S запомнит состояние триггера М. Одновременно с процессом хранения информации вспомогательным триггером происходит запись информации в триггер М. Однако информация, записываемая в триггер М во время действия ТИ, не воспринимается триггером S, поскольку уровень 0 на выходе удерживает в закрытом состоянии вентили И1, И2 элемента В4, то есть осуществляется запрет приема информации триггером S. По окончании ТИ запрет снимается (С=0) и осуществляется прием информации триггером S, который в переходный период проходит через состояние ==1.

Этот триггер, как и все рассмотренные ранее, может быть легко преобразован в триггер и типов (на рис. 6 показано штриховыми линиями).

Данный триггер обладает минимальным числом элементов и максимальным быстродействием, что является преимуществом перед ранее рассмотренными триггерами. Однако наряду с максимальным быстродействием имеет минимальное значение параметра nQ (нагрузочная способность триггера по выходу) и максимальное значение параметра nc (эквивалент нагрузки триггера по тактовому входу), что ограничивает его эксплуатационные возможности при проектировании более сложных цифровых узлов. Рассматриваемый триггер также не может быть преобразован в асинхронный, что снижает его функциональные возможности. Однако благодаря высокому быстродействию и малому числу элементов он находит достаточно широкое применение.

М-S-триггеры с блокирующими транзисторами

В таких триггерах организация блокировки передачи информации из триггера М в триггер S во время действия ТИ осуществляется за счет дополнительных блокирующих транзисторов, включенных между основным и вспомогательным триггерами. Схемная реализация такого триггера приведена на рис. 7.

В отсутствие ТИ (С=0) открыт один из двух блокирующих транзисторов VT1 или VT2 и притом тот, на базе которого действует уровень 1. Предположим, что триггер М находится в состоянии `=1, `=0. В этом случае открыт транзистор VT2, то есть на его коллекторе низкий уровень и, следовательно, на выходе элемента В4 действует уровень 1 (=1), а на выходе В3 -- уровень 0 (=0). При поступлении ТИ (С=1) оба транзистора оказываются закрытыми высоким уровнем сигнала, действующим на их эмиттерах, и тем самым обеспечивается сохранность информации триггером S и блокировка приема информации от триггера М, в который в это же время производится запись информации. По окончании ТИ (С=0) блокировка снимается, то есть на эмиттерных входах обоих транзисторов действуют уровни 0 и осуществляется передача состояния триггера М в триггер S. При этом триггер S устанавливается в новое состояние через переходное состояние ==1.

Организация и триггеров на базе данного триггера показана на рис. 7 штриховыми линиями.

Резюме: кроме рассмотренных, возможны и другие схемотехнические приемы организации блокировки в М-S-триггерах. Однако приведенные схемные решения получили наибольшее распространение в силу их высоких схемотехнических и функциональных возможностей.

Из других разновидностей триггеров с различными способами управления записью рассмотрим

Триггеры с управлением записью видов ,

Данные триггеры существуют только в тактируемом варианте и работают по следующему алгоритму: в отсутствие и во время действия ТИ информация принимается и запоминается внутренней памятью схемы управления. Другими словами, такие триггеры принимают информацию в течение всей длительности периода, а фиксируют по срезу ТИ. В дальнейшем эти триггеры будем называть триггерами вида , где Т -- период следования ТИ. Возможны два варианта таких триггеров и . Особенности их работы рассмотрим на примере триггера, схема которого приведена на рис. 8.

Она включает в себя триггеры , и элемент ИЛИ. Работа триггера иллюстрируется диаграммой (рис. 8, в). В момент t1 на вход D поступает сигнал с уровнем 1, и так как триггер принимает информацию по уровню , то в момент t1 триггер установится в состояние `=1. После окончания ТИ (момент t2) состояние Q=1 зафиксируется и на выходе триггера. Одновременно в момент t2 на входе D установится уровень 0 и триггер примет нулевое состояние (Q`=0).

К некоторому моменту t3 триггер будет находиться в состоянии 0 и, следовательно, в момент t4 это состояние зафиксируется и на выходе триггера (Q=0). В момент t5 вновь поступает сигнал D=1. Но теперь триггер не принимает эту информацию. В итоге состояние D=1 через элемент ИЛИ поступает на вход S триггера и фиксируется на его выходах после окончания ТИ (момент t6).

В интегральной схемотехнике применяются в основном триггеры, хотя в практике возможны и другие их функциональные типы, например триггеры.

ЛИТЕРАТУРА

1. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. М.: Мир, 2001. - 379 с.

2. Новиков Ю.В., Скоробогатов П.К. Основы микропроцессорной техники. Курс лекций. М.: ИНТУИТ.РУ, 2003. - 440 с.

3. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учеб. пособие для ВТУЗов. СПб.: Политехника, 2006. - 885 с.

4. Преснухин Л.Н., Воробьев Н.В., Шишкевич А.А. Расчет элементов цифровых устройств. М.: Высш. шк., 2001. - 526 с.

5. Букреев И.Н., Горячев В.И., Мансуров Б.М. Микроэлектронные схемы цифровых устройств. М.: Радио и связь, 2000. - 416 с.

6. Соломатин Н.М. Логические элементы ЭВМ. М.: Высш. шк., 2000. - 160 с.

Страницы: 1, 2